PCB設計中常見47UF 16V的錯誤有哪些？

　　電子工程師指從事種種電子設備和信息系統研究、解說、產物設計、科技開拓、出產和打點等事情的高級工程技能人才。一般分為硬件工程師和軟件工程師。

　　硬件工程師：主要認真電路闡明、設計;并以電腦軟件為東西舉辦PCB設計，待工場PCB建造完畢而且焊接好電子元件之后舉辦測試、調試;

　　軟件工程師：主要認真單片機、DSP、ARM、FPGA等嵌入式措施的編寫及調試。FPGA措施有時屬硬件工程師事情領域。

　　是人就會出錯，況且是工程師呢?固然斗轉星移，工程師們卻常常犯同樣的錯誤!下面，就請列位對號入座，看看本身有沒有中招。

　　這些拉高/拉低的電阻用多大的阻值干系不大，就選個整數5K吧

　　點評：市場上不存在5K的阻值，最靠近的是 4.99K(精度1%)，其次是5.1K(精度5%)，其整天職別比精度為20%的4.7K高4倍和2倍。20%精度的電阻阻值只有1、1.5、2.2、 3.3、4.7、6.8幾個種別(含10的整數倍);雷同地，20%精度的電容也只有以上幾種值，假如選了其它的值就必需利用更高的精度，本錢就翻了幾 倍，卻不能帶來任何長處。

　　這部門電路只要要求軟件這樣設計就不會有問題

　　點評：硬件上許多電氣特性直接管軟件節制，但軟件是常常產生意外的，措施跑飛了之后無法預料會有什么操縱。設計者應確保豈論軟件做什么樣的操縱硬件都不該在短時間內產生永久性損壞。

　　這點邏輯用74XX的門電路搭也行，但太土，照舊用CPLD吧，顯得高等多了

　　點評：74XX的門電路只幾毛錢，而CPLD至少也得幾十塊。本錢提高了N倍不說，還給出產、文檔等事情增添數倍的事情。

　　這板子的PCB設計要求不高，就用細一點的線，自動布吧

　　點評：自動布線一定要占用更大的PCB面積，同時發生比手動布線多許多幾何倍的過孔，在批量很大的產物中，PCB廠家貶價所思量的因素除了商務因素外，就是線寬和過孔數量，它們別離影響到PCB的制品率和鉆頭的耗損數量，節省了供給商的本錢，也就給貶價找到了來由。

　　我們這系統是220V供電，就不消在乎功耗問題了

　　點評：低功耗設計并不只僅是為了省電，更多的長處在于低落了電源模塊及散熱系統的本錢、由于電流的減小也淘汰了電磁輻射和熱噪聲的滋擾。跟著設備溫度的低落，器件壽命則相應耽誤(半導體器件的事情溫度每提高10度，壽命則縮短一半)

　　這些總線信號都用電阻拉一下，感受安心些

　　點評：信號需要上下拉的原因許多，但也不是個個都要拉。上下拉電阻拉一個純真的輸入信號，電流也就幾十微安以下，但拉一個被驅動了的信號，其電流將達毫安 級，此刻的系統經常是地點數據各32位，大概尚有244/245斷絕后的總線及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了(不要用8毛錢一度電 的見識來看待這幾瓦的功耗)。

　　CPU和FPGA的這些不消的I/O口怎么處理懲罰呢?先讓它空著吧，今后再說

　　點評：不消的I/O口假如懸空的話，受外界的一點點滋擾就大概成為重復振蕩的輸入信號了，而MOS器件的功耗根基取決于門電路的翻轉次數。假如把它上拉的話，每個引腳也會有微安級的電流，所以最好的步伐是設成輸出(雖然外面不能接其它有驅動的信號)

　　這款FPGA還剩這么多門用不完，可恣意發揮吧

　　點評：FGPA的功耗與被利用的觸發器數量及其翻轉次數成正比，所以同一型號的FPGA在差異電路差異時刻的功耗大概相差100倍。只管淘汰高速翻轉的觸發器數量是低落FPGA功耗的基礎要領。

　　這些小芯片的功耗都很低，不消思量

　　點 評：對付內部不太巨大的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個ABT16244，沒有負載的話耗電或許不到1毫安，但它的指標是每個腳可 驅動60毫安的負載(如匹配幾十歐姆的電阻)，即滿負荷的功耗最大可達60*16=960mA，雖然只是電源電流這么大，熱量都落到負載身上了。

　　存儲器有這么多節制信號，我這塊板子只需要用OE和WE信號就可以了，片選就接地吧，這樣讀操縱時數據出來得快多了。

　　點評：大部門存儲器的功耗在片選有效時(豈論OE和WE如何)將比片選無效時大100倍以上，所以應盡大概利用CS來節制芯片，而且在滿意其它要求的環境下盡大概縮短片選脈沖的寬度。

　　這些信號怎么都有過沖啊?只要匹配得好，就可消除了