SPARQ系列述評之二 ――信470uf 35v號完整性問題與S參數的干系

摘要：跟著半導體工藝的不絕成長，數字信號的速率也愈來愈高，Gbps以上的高速信號已經到處可見。面臨高速設計的新規模，硬件設計工程師們需要改 變傳統的設計理念，他們需要以越發超前的思維去思考本身將要設計的信號的質量，或者在擬定產物設計方案的時候就需要舉辦調研;需要在設計進程的每一個環節 去思考信號質量問題，如方案設計環節，道理圖設計環節，PCB設計環節，測試驗證環節等等;需要思量到系統中的每一個組成身分大概給信號質量帶來的影響， 如過孔，電容，電感，阻抗，接插件等等;所有高速設計相關的問題也常被統稱為信號完整性(即SI，Signal Integrity)問題，SI是當前硬件設計工程師們的一個最熱門的話題之一。和SI相關的兩個最為重要的事情是信號完整性仿真和信號完整性測試。信號 完整性仿真是指利用仿真軟件將芯片、信號傳輸鏈路的模子毗連到一起，舉辦劈頭的信號質量的預測，信號完整性仿真中一個最為重要的模子是S參數模子，它常被 用來模仿傳輸線、過孔、接插件等的模子，在仿真之初S參數經常是通過電磁場仿真軟件等仿真的要領得到，然后再用相應的測試儀器如TDR、VNA以及力科新推出的新型專用于信號完整性規模的信號完整性網絡闡明儀SPARQ等舉辦測試驗證。S參數模子貫串于整個信號完整性闡明進程，它是一切信號完整性問題的心臟。

要害詞： 信號完整性 仿真 S參數 成立時間 保持時間

一、信號完整性的根基觀念

SI(Signal Integrity)是指傳輸系統在信號的傳輸進程中保持信號的時域和頻域特性的本領。

在抱負環境下，信號在傳輸進程中不該該產生任何的變革，可是真正抱負的傳輸通道是不存在的，實際環境是信號顛末一個非抱負的傳輸通道后會產生各 種百般的信號完整性問題。從信號質量角度思量，主要有過沖、下沖、振鈴、反射等，信號質量問題會導致吸收端芯片錯誤的鑒別吸收到的信號的邏輯特性，如將0 電平誤認為是1電平，從而呈現數據傳輸錯誤，別的一方面是時序問題，主要表示為數據和時鐘之間的時序干系，如吸收端的時鐘信號和數據信號不滿意成立時間和 保持時間。

歸納綜合來說，信號完整性問題主要表示為兩個方面，一是信號質量問題;二是時序問題(主要是成立時間和保持時間)。

1、信號質量問題

2、時序問題

成立時間是指在時鐘沿到來之前的一段時間內數據必需要保持有效狀態(即高電平有效可能低電平有效)，時鐘沿和數據開始有效之間的這段時間即為成立時間值;保持時間是指在時鐘沿之后數據還必需保持一段有效狀態的時間，時鐘沿和數據開始失效之間的時間即為保持時間值。

當前高機能示波器中都集成有成立時間和保持時間的專用丈量參數，如下圖所示的Lecroy示波器中的成立時間和保持時間丈量示例。

二、如何辦理信號完整性問題

當前信號完整性工程師面臨信號完整性問題主要有兩個要領，一是信號完整性仿真，二是信號完整性測試。測試的目標的一方面是驗證系統最終的信號完整性機能，二是驗證仿真功效的精確性。

信號完整性仿真是在系統做成實物之前對整個系統舉辦仿真，系統中各個部門利用等效的電路模子，如下圖5的高速背板系統可以等效為圖6的模子。芯片利用廠家提供的HSPICE模子可能IBIS模子來等效，通道(包羅接插件、過孔、傳輸線等)凡是利用S參數模子來等效。

通道的S參數模子可以通過仿真軟件提取獲得，在完成實物今后， 220UF 10V，再利用測試要領舉辦S參數的測試驗證以及系統整體機能的驗證，如測試高速信號的眼圖、發抖等。

由于硬件工程師無法改變芯片的模子，他們可以或許闡明研究的主要是整個鏈路的通道，而整個鏈路的通道響應特性可以由S參數來權衡。S參數可以回響通 道中各個構成身分的特性， 22UF 63V，如損耗、衰減、反射等。因此仿真中S參數的正確性將直接影響到仿真功效的正確性和可信性。因此，在系統完成后對S參數舉辦測試驗 證長短常有須要的。

三、S參數可回響出所有的信號完整性問題